MOTOROLA FLN3524A

Description

MOTOROLA FLN3524A

采用这种通常用于DDR2芯片的配置，CLK/命令/地址线被路由到一个中心点，然后从该中心节点分配到不同的DRAM芯片。这允许我们在与系统中不同的存储器芯片通信时，CLK/命令/地址线具有匹配的走线长度。

CLK/命令/地址信号具有几乎相同的传播延迟简化了设计过程。然而，T型分支拓扑增加了这些信号线的容性负载。

另一种解决方案是DDR3和新一代DDR技术采用的飞越拓扑。在将时钟、命令和地址线从控制器路由到DRAM芯片时，飞越拓扑采用了菊花链结构。这在下面描述。

MOTOROLA FLN3524A

请注意，数据(DQ)和选通信号(DQS)以星形连接，如同T型分支连接一样。通过飞越配置，我们可以更轻松地处理增加的容性负载，因为信号在不同DRAM芯片上的到达时间略有不同。

由于信号遇到DRAM芯片的输入电容的时间略有不同，因此总电容负载对这些信号表现为分布负载。因此，对于给定的系统存储器容量，电容性负载被有效地降低，从而提高了信号完整性和数据速率。

这种技术的缺点是，与点对点连接较短的数据和选通信号相比，菊花链形式的控制和地址信号会经历更长的延迟。此外，控制和地址信号在不同的时间到达不同的DRAMs。当速度超过1 GHz时，这些时间偏斜会使满足信号建立/保持时间要求变得非常困难。